BUAT KE VHDL

SOAL:

Buat ke VHDL :
 Jika,,
       rst = 1          maka           q = 0
       clk = 1          maka           q = d





JAWAB :
1. Definisikan Input/ Outputnya
                ENTITY FLIPFLOP IS
                PORT (d,clk,rst : IN BIT);
                                   q : OUT BITS);
                END FLIPFLOP;

2. ARCITECTURE/ MENDEFINISIKAN FUNGSI
               ARCITECTURE WAR of FLIPFLOP
               BEGIN
                       q <= NOR rst;
                       q <= NOR rst = d;
              END WAR;